Morrer encolher - Die shrink

Fabricação de
dispositivos semicondutores
4-fach-NAND-C10.JPG
Escalonamento MOSFET
( nós de processo )
Futuro

O termo encolhimento de matriz (às vezes encolhimento óptico ou encolhimento de processo ) refere-se ao dimensionamento de dispositivos semicondutores de óxido metálico (MOS). O ato de encolher uma matriz é criar um circuito um tanto idêntico usando um processo de fabricação mais avançado , geralmente envolvendo um avanço de nós litográficos . Isso reduz os custos gerais para uma empresa de chips, já que a ausência de grandes mudanças arquitetônicas no processador reduz os custos de pesquisa e desenvolvimento, ao mesmo tempo que permite que mais matrizes de processador sejam fabricadas no mesmo pedaço de wafer de silício , resultando em menor custo por produto vendido.

Detalhes

Veja também: Contagem de transistores

A redução de matrizes é a chave para melhorar o preço / desempenho em empresas de semicondutores como Samsung , Intel , TSMC e SK Hynix , e fabricantes fabless como AMD (incluindo a antiga ATI ), NVIDIA e MediaTek .

Exemplos na década de 2000 incluem a degradação do PlayStation 2 's emoção do motor do processador de Sony e Toshiba (a partir de 180 nm CMOS em 2000 a 90 nm CMOS em 2003), o nome de código Cedar moinho Pentium 4 processadores (a partir de 90 CMOS nm a 65 nm CMOS) e processadores Penryn Core 2 (de 65 nm CMOS a 45 nm CMOS), os processadores de codinome Brisbane Athlon 64 X2 (de 90 nm SOI a 65 nm SOI ), várias gerações de GPUs da ATI e NVIDIA, e várias gerações de RAM e chips de memória flash da Samsung, Toshiba e SK Hynix. Em janeiro de 2010, a Intel lançou os processadores Clarkdale Core i5 e Core i7 fabricados com um processo de 32 nm , abaixo de um processo anterior de 45 nm usado em iterações mais antigas da microarquitetura do processador Nehalem . A Intel, em particular, anteriormente focada em alavancar encolhimentos de matriz para melhorar o desempenho do produto em uma cadência regular por meio de seu modelo Tick-Tock . Nesse modelo de negócios , cada nova microarquitetura (tock) é seguida por um encolhimento (tick) para melhorar o desempenho com a mesma microarquitetura.

A redução da matriz é benéfica para os usuários finais, pois a redução da matriz reduz a corrente usada por cada transistor ligando ou desligando em dispositivos semicondutores, enquanto mantém a mesma frequência de clock de um chip, tornando um produto com menos consumo de energia (e, portanto, menos produção de calor) , aumento do headroom da taxa de clock e preços mais baixos. Uma vez que o custo para fabricar um wafer de silício de 200 mm ou 300 mm é proporcional ao número de etapas de fabricação, e não proporcional ao número de chips no wafer, o molde encolhe e enfia mais chips em cada wafer, resultando em custos de fabricação reduzidos por chip.

Meio encolher

Nas fabricações de CPU, uma redução do molde sempre envolve um avanço para um nó litográfico conforme definido pelo ITRS (ver lista). Para a fabricação de GPU e SoC , a redução da matriz frequentemente envolve a redução da matriz em um nó não definido pelo ITRS, por exemplo, os nós de 150 nm, 110 nm, 80 nm, 55 nm, 40 nm e mais atualmente 8 nm, às vezes referido como "meio-nós". Esta é uma solução temporária entre dois nós litográficos definidos por ITRS (assim chamados de "redução de meio nó") antes que ocorra uma redução adicional para os nós definidos por ITRS mais baixos, o que ajuda a economizar mais custos de P&D. A escolha de realizar o encolhimento da matriz para nós completos ou meios nós cabe à fundição e não ao projetista do circuito integrado.

Meio encolher
Nó ITRS principal Meio-nó paliativo
250 nm 220 nm
180 nm 150 nm
130 nm 110 nm
90 nm 80 nm
65 nm 55 nm
45 nm 40 nm
32 nm 28 nm
22 nm 20 nm
14 nm 12 nm
10 nm 8 nm
7 nm 6 nm
5 nm 4 nm
3 nm N / D

Veja também

Referências

links externos