ARM Cortex-A72 - ARM Cortex-A72
| Informação geral | |
|---|---|
| Lançado | 2016 |
| Projetado por | ARM Holdings |
| Cache | |
| Cache L1 | 80 KiB (48 KiB I-cache com paridade, 32 KiB D-cache com ECC) por núcleo |
| Cache L2 | 512 KiB a 4 MiB |
| Cache L3 | Nenhum |
| Arquitetura e classificação | |
| Min. tamanho do recurso | 16 nm |
| Microarquitetura | ARMv8-A |
| Especificações físicas | |
| Núcleos | |
| Produtos, modelos, variantes | |
| Nome (s) do código do produto | |
| História | |
| Antecessor | ARM Cortex-A57 |
| Sucessor | ARM Cortex-A73 |
A ARM Cortex-A72 é uma microarquitetura implementação do ARMv8-A 64-bit conjunto de instruções desenhado por ARM Holdings ' Austin centro de design. O Cortex-A72 é um pipeline superescalar fora de ordem de decodificação de 3 vias . Encontra-se disponível como SIP núcleo para licenciados, e a sua concepção torna-o adequado para integração com outros núcleos SIP (por exemplo GPU , controlador de visualização , DSP , o processador de imagem , etc.) em um die que constitui um sistema num chip (SoC). O Cortex-A72 foi anunciado em 2015 para servir como o sucessor do Cortex-A57 e foi projetado para usar 20% menos energia ou oferecer 90% mais desempenho.
Visão geral
- Processador em conduta, com profundamente out-of-order , questão especulativa 3-way superscalar gasoduto execução
- Extensões DSP e NEON SIMD são obrigatórias por núcleo
- Unidade de ponto flutuante VFPv4 a bordo (por núcleo)
- Suporte de virtualização de hardware
- A codificação do conjunto de instruções Thumb-2 reduz o tamanho de programas de 32 bits com pouco impacto no desempenho.
- Extensões de segurança TrustZone
- Programa Trace Macrocell e CoreSight Design Kit para rastreamento discreto da execução de instruções
- Dados de 32 KiB (conjunto associativo de 2 vias) + instrução 48 KiB (conjunto associativo de 3 vias) cache L1 por núcleo
- Controlador de cache integrado de nível 2 de baixa latência (conjunto associativo de 16 vias), tamanho configurável de 512 KB a 4 MB por cluster
- Buffer lookaside (TLB) de tradução de instrução L1 totalmente associativa de 48 entradas com suporte nativo para tamanhos de página de 4 KiB, 64 KiB e 1 MB
- TLB de dados L1 totalmente associativo de 32 entradas com suporte nativo para tamanhos de página de 4 KiB, 64 KiB e 1 MB
- Conjunto associativo de 4 vias de TLB L2 unificado de 1024 entradas por núcleo, oferece suporte ao acerto e erro
- Algoritmo sofisticado de previsão de ramificação que aumenta significativamente o desempenho e reduz a energia de erros de previsão e especulação
- Tag de IC inicial - cache L1 de 3 vias na potência mapeada diretamente *
- Marcação regionalizada de TLB e μBTB
- Otimizações de destino de ramo de pequeno deslocamento
- Supressão de acessos de preditor de ramificação supérfluos
Salgadinhos
- Broadcom BCM2711 (usado no Raspberry Pi 4)
- Snapdragon 650, 652 e 653
- NXP i.MX8, Layerscape LS1046, LS2088, LX2160, LS1028
- Texas Instruments Jacinto 7 família de processadores SoC automotivos e industriais.
Veja também
- ARM Cortex-A57 , predecessor
- ARM Cortex-A73 , sucessor
- Comparação de núcleos ARMv8-A , família ARMv8