LPDDR - LPDDR

LPDDR , uma abreviatura de Low-Power Double Data Rate , também conhecido como LPDDR SDRAM , é um tipo de memória de acesso aleatório dinâmica síncrona que consome menos energia e é voltada para computadores móveis . As variantes mais antigas também são conhecidas como Mobile DDR e abreviadas como mDDR.

O LPDDR SDRAM moderno é diferente do DDR SDRAM , com várias diferenças que tornam a tecnologia mais apropriada para o aplicativo móvel.

Os padrões de tecnologia LPDDR são desenvolvidos independentemente dos padrões DDR, com LPDDR4X e até LPDDR5, por exemplo, sendo implementados antes do DDR5 SDRAM e oferecendo taxas de dados muito mais altas do que o DDR4 SDRAM .

Largura do ônibus

Propriedades das diferentes gerações LP-DDR

LP-DDR	1	1E	2	2E	3	3E	4	4X	5	5X
Densidade Máxima					32 bits		64 bits	64 bits	32 bits	32 bits
Clock da matriz de memória (MHz)	200	266,7	200	266,7	200	266,7	200	266,7	400	533
Tamanho de pré-busca	2 n		4 n		8 n		16 n
Densidades de memória			64Mb 8 Gb		1 Gb 32 Gb		4GB 32 Gb		4GB 32 Gb
Freqüência de clock do barramento de E / S (MHz)	200	266,7	400	533,3	800	1067	1600	2133	3200	4267
Taxa de transferência de dados ( DDR ) (MT / s)	400	533,3	800	1067	1600	2133	3200	4267	6400	8533
Tensão (ões) de alimentação	1,8 V		1,2, 1,8 V		1,2, 1,8 V		1,1, 1,8 V	0,6, 1,1, 1,8 V	0,5, 1,05, 1,8 V	0,5, 1,05, 1,8 V
Barramento de comando / endereço	19 bits, SDR		10 bits, DDR				6 bits, SDR		7 bits, DDR

Em contraste com o SDRAM padrão, usado em dispositivos fixos e laptops e geralmente conectado em um barramento de memória de 64 bits, o LPDDR também permite canais de 16 ou 32 bits.

As versões "E" marcam as versões aprimoradas das especificações. Eles formalizam o overclock da matriz de memória até 266,7 MHz para um aumento de desempenho de 33%. Módulos de memória que implementam essas frequências mais altas são usados ​​em Apple MacBooks e laptops de jogos.

Tal como acontece com o SDRAM padrão, a maioria das gerações dobra o tamanho interno de busca e a velocidade de transferência externa. (DDR-4 e LPDDR-5 são as exceções.)

Gerações

LPDDR (1)

O DDR de baixa potência original (às vezes retroativamente chamado LPDDR1 ) é uma forma ligeiramente modificada de DDR SDRAM , com várias alterações para reduzir o consumo geral de energia.

Mais significativamente, a tensão de alimentação é reduzida de 2,5 para 1,8 V. Economias adicionais vêm da atualização compensada por temperatura (DRAM requer atualização menos frequentemente em baixas temperaturas), atualização automática parcial da matriz e um modo de "desligamento profundo" que sacrifica toda a memória conteúdo. Além disso, os chips são menores, usando menos espaço na placa do que seus equivalentes não móveis. Samsung e Micron são dois dos principais fornecedores desta tecnologia, que é usado em dispositivos tablet e telefone, como o iPhone 3GS , iPad original , Samsung Galaxy Tab 7.0 e Motorola Droid X .

LPDDR2

Um novo padrão JEDEC JESD209-2E define uma interface DDR de baixa potência revisada de forma mais dramática. Não é compatível com SDRAM DDR1 ou DDR2 , mas pode acomodar:

• LPDDR2-S2: memória de pré-busca 2 n (como DDR1),
• LPDDR2-S4: memória de pré-busca 4 n (como DDR2), ou
• LPDDR2-N: Memória não volátil ( flash NAND ).

Os estados de baixa energia são semelhantes ao LPDDR básico, com algumas opções adicionais de atualização parcial da matriz.

Os parâmetros de tempo são especificados para LPDDR-200 a LPDDR-1066 (frequências de clock de 100 a 533 MHz).

Trabalhando a 1,2 V, o LPDDR2 multiplexa as linhas de controle e endereço em um barramento CA de taxa de dados dupla de 10 bits . Os comandos são semelhantes aos de SDRAM normal , exceto para a reatribuição dos opcodes de pré-carga e término de burst:

Codificação de comando LPDDR2 / LPDDR3

CK		CA0 ( RAS )	CA1 ( CAS )	CA2 ( WE )	CA3	CA4	CA5	CA6	CA7	CA8	CA9		Operação
↗		H	H	H	-								NOP
↘		-
↗		H	H	eu	H	H	-						Pré-carregue todos os bancos
↘		-
↗		H	H	eu	H	eu	-		BA0	BA1	BA2		Pré-carregar um banco
↘		-
↗		H	H	eu	H	A30	A31	A32	BA0	BA1	BA2		Pré - ativo (apenas LPDDR2-N)
↘		A20	A21	A22	A23	A24	A25	A26	A27	A28	A29
↗		H	H	eu	eu	-							Burst terminar
↘		-
↗		H	eu	H	reservado		C1	C2	BA0	BA1	BA2		Ler (AP = pré-carga automática)
↘		AP	C3	C4	C5	C6	C7	C8	C9	C10	C11
↗		H	eu	eu	reservado		C1	C2	BA0	BA1	BA2		Gravar (AP = pré-carga automática)
↘		AP	C3	C4	C5	C6	C7	C8	C9	C10	C11
↗		eu	H	R8	R9	R10	R11	R12	BA0	BA1	BA2		Ativar (R0-14 = endereço da linha)
↘		R0	R1	R2	R3	R4	R5	R6	R7	R13	R14
↗		eu	H	A15	A16	A17	A18	A19	BA0	BA1	BA2		Ativar (apenas LPDDR2-N)
↘		A5	A6	A7	A8	A9	A10	A11	A12	A13	A14
↗		eu	eu	H	H	-							Atualizar todos os bancos (apenas LPDDR2-Sx)
↘		-
↗		eu	eu	H	eu	-							Atualizar um banco (endereçamento round robin)
↘		-
↗		eu	eu	eu	H	MA0	MA1	MA2	MA3	MA4	MA5		Registro de modo lido (MA0-7 = Endereço)
↘		MA6	MA7	-
↗		eu	eu	eu	eu	MA0	MA1	MA2	MA3	MA4	MA5		Gravação de registro de modo (OP0-7 = Dados)
↘		MA6	MA7	OP0	OP1	OP2	OP3	OP4	OP5	OP6	OP7

O bit C0 do endereço da coluna nunca é transferido e é considerado zero. Portanto, as transferências em rajada sempre começam em endereços pares.

LPDDR2 também tem uma seleção de chip ativo-baixo (quando alto, tudo é um NOP) e o sinal CKE de ativação do clock, que opera como SDRAM. Também como SDRAM, o comando enviado no ciclo em que CKE é descartado pela primeira vez seleciona o estado de desligamento:

• Se o chip estiver ativo, ele congela no lugar.
• Se o comando for um NOP ( CS baixo ou CA0–2 = HHH), o chip fica inativo.
• Se o comando for um comando de atualização (CA0–2 = LLH), o chip entra no estado de auto-atualização.
• Se o comando for uma terminação de rajada (CA0–2 = HHL), o chip entra no estado de desligamento profundo. (Uma sequência de reinicialização completa é necessária ao sair.)

Os registradores de modo foram bastante expandidos em comparação com o SDRAM convencional, com um espaço de endereço de 8 bits e a capacidade de lê-los de volta. Embora menor do que uma EEPROM de detecção de presença serial , informações suficientes são incluídas para eliminar a necessidade de uma.

Dispositivos S2 menores que 4  Gbit e dispositivos S4 menores que 1 Gbit têm apenas quatro bancos. Eles ignoram o sinal BA2 e não oferecem suporte à atualização por banco.

Os dispositivos de memória não volátil não usam os comandos de atualização e reatribuem o comando de pré-carga para transferir os bits de endereço A20 e superiores. Os bits de ordem inferior (A19 e abaixo) são transferidos por um comando de ativação seguinte. Isso transfere a linha selecionada do array de memória para um dos buffers de dados de linha de 4 ou 8 (selecionados pelos bits BA), onde podem ser lidos por um comando Read. Ao contrário da DRAM, os bits do endereço do banco não fazem parte do endereço da memória; qualquer endereço pode ser transferido para qualquer buffer de dados de linha. Um buffer de dados de linha pode ter de 32 a 4096 bytes, dependendo do tipo de memória. As linhas com mais de 32 bytes ignoram alguns dos bits de endereço de ordem inferior no comando Ativar. As linhas menores que 4096 bytes ignoram alguns dos bits de endereço de alta ordem no comando Read.

A memória não volátil não oferece suporte ao comando Gravar em buffers de dados de linha. Em vez disso, uma série de registradores de controle em uma região de endereço especial oferece suporte a comandos de leitura e gravação, que podem ser usados ​​para apagar e programar a matriz de memória.

LPDDR3

Em maio de 2012, a JEDEC publicou o padrão de dispositivo de memória de baixo consumo de energia JESD209-3. Em comparação com LPDDR2, LPDDR3 oferece uma taxa de dados mais alta, maior largura de banda e eficiência de energia e maior densidade de memória. O LPDDR3 atinge uma taxa de dados de 1600 MT / se utiliza novas tecnologias importantes: nivelamento de gravação e treinamento de comando / endereço, terminação opcional na matriz (ODT) e baixa capacitância de E / S. LPDDR3 suporta os tipos de pacote no pacote (PoP) e pacotes discretos.

A codificação do comando é idêntica a LPDDR2, usando um barramento CA de taxa de dados dupla de 10 bits. No entanto, o padrão especifica apenas 8 n -prefetch DRAM e não inclui os comandos de memória flash.

Os produtos que usam LPDDR3 incluem o MacBook Air 2013, iPhone 5S , iPhone 6 , Nexus 10 , Samsung Galaxy S4 (GT-I9500) e Microsoft Surface Pro 3 . LPDDR3 se tornou popular em 2013, rodando a 800 MHz DDR (1600 MT / s), oferecendo largura de banda comparável à memória de notebook PC3-12800 em 2011 (12,8 GB / s de largura de banda). Para atingir essa largura de banda, o controlador deve implementar memória de canal duplo. Por exemplo, este é o caso do Exynos 5 Dual e do 5 Octa.

Uma versão "aprimorada" da especificação chamada LPDDR3e aumenta a taxa de dados para 2133 MT / s. A Samsung Electronics apresentou os primeiros módulos LPDDR3 de classe 20 nm de 4  gigabit, capazes de transmitir dados a até 2.133 MT / s, mais do que o dobro do desempenho do LPDDR2 mais antigo, que só é capaz de 800 MT / s. Vários SoCs de vários fabricantes também suportam nativamente RAM LPDDR3 de 800 MHz. Isso inclui o Snapdragon 600 e 800 da Qualcomm , bem como alguns SoCs das séries Exynos e Allwinner .

LPDDR4

Em 14 de março de 2012, a JEDEC organizou uma conferência para explorar como os requisitos futuros dos dispositivos móveis irão conduzir os padrões futuros, como LPDDR4. Em 30 de dezembro de 2013, a Samsung anunciou que havia desenvolvido o primeiro LPDDR4 de classe 20 nm de 8 gigabit (1 GB) capaz de transmitir dados a 3.200 MT / s, proporcionando desempenho 50 por cento maior do que o LPDDR3 mais rápido e consumindo cerca de 40 por cento menos energia em 1,1 volts.

Em 25 de agosto de 2014, a JEDEC publicou o padrão de dispositivo de memória de baixo consumo JESD209-4 LPDDR4.

Mudanças significativas incluem:

• Dobrando a velocidade da interface e várias alterações elétricas consequentes, incluindo a alteração do padrão de E / S para lógica terminada por oscilação de baixa tensão (LVSTL)
• Dobrando o tamanho da pré-busca interna e tamanho mínimo de transferência
• Mudança de um barramento de comando / endereço DDR de 10 bits para um barramento SDR de 6 bits
• Mudar de um barramento de 32 bits para dois barramentos independentes de 16 bits
• A auto-atualização é habilitada por comandos dedicados, em vez de ser controlada pela linha CKE

O padrão define pacotes SDRAM contendo dois canais de acesso independentes de 16 bits, cada um conectado a até duas matrizes por pacote. Cada canal tem 16 bits de dados, tem seus próprios pinos de controle / endereço e permite acesso a 8 bancos de DRAM. Assim, o pacote pode ser conectado de três maneiras:

• Linhas de dados e controle conectados em paralelo a um barramento de dados de 16 bits, e apenas o chip seleciona conectado independentemente por canal.
• Para duas metades de um barramento de dados de 32 bits e as linhas de controle em paralelo, incluindo seleção de chip.
• Para dois barramentos de dados independentes de 16 bits

Cada dado fornece 4, 6, 8, 12 ou 16  gigabits de memória, metade para cada canal. Assim, cada banco tem um décimo sexto do tamanho do dispositivo. Isso é organizado no número apropriado (16  K a 64 K) de linhas de 16384 bits (2048 bytes). A extensão para 24 e 32 gigabit está planejada, mas ainda não está decidido se isso será feito aumentando o número de linhas, sua largura ou o número de bancos.

Pacotes maiores fornecendo largura dupla (quatro canais) e até quatro matrizes por par de canais (8 matrizes no total por pacote) também são definidos.

Os dados são acessados ​​em rajadas de 16 ou 32 transferências (256 ou 512 bits, 32 ou 64 bytes, 8 ou 16 ciclos DDR). Os bursts devem começar em limites de 64 bits.

Como a frequência do clock é mais alta e o comprimento mínimo de burst mais longo do que os padrões anteriores, os sinais de controle podem ser mais altamente multiplexados sem que o barramento de comando / endereço se torne um gargalo. O LPDDR4 multiplexa as linhas de controle e endereço em um barramento CA de taxa de dados única de 6 bits. Os comandos requerem 2 ciclos de clock e as operações que codificam um endereço (por exemplo, ativar linha, ler ou escrever coluna) requerem dois comandos. Por exemplo, para solicitar uma leitura de um chip ocioso, são necessários quatro comandos com 8 ciclos de clock: Ativar-1, Ativar-2, Ler, CAS-2.

A linha de seleção de chip (CS) está ativa - alta . O primeiro ciclo de um comando é identificado pela seleção de chip sendo alta; é baixo durante o segundo ciclo.

Codificação de comando LPDDR4

Primeiro ciclo (CS = H)							Segundo ciclo (CS = L)							Operação
CA5	CA4	CA3	CA2	CA1	CA0		CA5	CA4	CA3	CA2	CA1	CA0
eu	eu	eu	eu	eu	eu		-							Nenhuma operação
H	eu	eu	eu	eu	eu		0	OP4	OP3	OP2	OP1	1		Comando multiuso
AB	H	eu	eu	eu	eu		-			BA2	BA1	BA0		Pré-carga (AB = todos os bancos)
AB	eu	H	eu	eu	eu		-			BA2	BA1	BA0		Atualizar (AB = todos os bancos)
-	H	H	eu	eu	eu		-							Auto-atualização de entrada
BL	eu	eu	H	eu	eu		AP	C9	-	BA2	BA1	BA0		Write-1 (+ CAS-2)
-	H	eu	H	eu	eu		-							Saída de atualização automática
0	eu	H	H	eu	eu		AP	C9	-	BA2	BA1	BA0		Gravação mascarada-1 (+ CAS-2)
-	H	H	H	eu	eu		-							(reservado)
BL	eu	eu	eu	H	eu		AP	C9	-	BA2	BA1	BA0		Read-1 (+ CAS-2)
C8	H	eu	eu	H	eu		C7	C6	C5	C4	C3	C2		CAS-2
-		H	eu	H	eu		-							(reservado)
OP7	eu	eu	H	H	eu		MA5	MA4	MA3	MA2	MA1	MA0		Gravação de Registro de Modo-1 e -2 MA = Endereço, OP = Dados
OP6	H	eu	H	H	eu		OP5	OP4	OP3	OP2	OP1	OP0
-	eu	H	H	H	eu		MA5	MA4	MA3	MA2	MA1	MA0		Leitura de registro de modo (+ CAS-2)
-	H	H	H	H	eu		-							(reservado)
R15	R14	R13	R12	eu	H		R11	R10	R16	BA2	BA1	BA0		Ativar-1 e -2
R9	R8	R7	R6	H	H		R5	R4	R3	R2	R1	R0

O comando CAS-2 é usado como a segunda metade de todos os comandos que realizam uma transferência através do barramento de dados e fornece bits de endereço de coluna de baixa ordem:

• Os comandos de leitura devem começar em um endereço de coluna que é um múltiplo de 4; não há provisão para comunicar um bit de endereço C0 ou C1 diferente de zero para a memória.
• Os comandos de gravação devem começar em um endereço de coluna que é um múltiplo de 16; C2 e C3 devem ser zero para um comando de gravação.
• O registro de modo lido e alguns comandos multifuncionais também devem ser seguidos por um comando CAS-2, porém todos os bits da coluna devem ser zero (baixo).

O comprimento de rajada pode ser configurado para ser 16, 32 ou selecionável dinamicamente pelo bit BL de operações de leitura e gravação.

Um sinal DMI (máscara de dados / invertido) está associado a cada 8 linhas de dados e pode ser usado para minimizar o número de bits elevados durante as transferências de dados. Quando alto, os outros 8 bits são complementados pelo transmissor e pelo receptor. Se um byte contém cinco ou mais bits 1, o sinal DMI pode ser elevado, junto com três ou menos linhas de dados. Como as linhas de sinal têm terminação baixa, isso reduz o consumo de energia.

(Um uso alternativo, onde o DMI é usado para limitar o número de linhas de dados que alternam em cada transferência para no máximo 4, minimiza a diafonia. Isso pode ser usado pelo controlador de memória durante as gravações, mas não é suportado pelos dispositivos de memória.)

A inversão do barramento de dados pode ser habilitada separadamente para leituras e gravações. Para gravações mascaradas (que têm um código de comando separado), a operação do sinal DMI depende se a inversão de gravação está habilitada.

• Se DBI em gravações estiver desabilitado, um alto nível em DMI indica que o byte de dados correspondente deve ser ignorado e não gravado
• Se DBI em gravações estiver habilitado, um nível baixo em DMI, combinado com um byte de dados com 5 ou mais bits definidos, indica um byte de dados a ser ignorado e não escrito.

LPDDR4 também inclui um mecanismo para "atualização de linha direcionada" para evitar corrupção devido ao " martelo de linha " em linhas adjacentes. Uma sequência especial de três sequências de ativação / pré-carga especifica a linha que foi ativada com mais frequência do que um limite especificado pelo dispositivo (200.000 a 700.000 por ciclo de atualização). Internamente, o dispositivo atualiza as linhas fisicamente adjacentes em vez da especificada no comando de ativação.

LPDDR4X

A Samsung Semiconductor propôs uma variante LPDDR4 que chamou de LPDDR4X. LPDDR4X é idêntico ao LPDDR4, exceto que energia adicional é economizada reduzindo a tensão de E / S (Vddq) para 0,6 V de 1,1 V. Em 9 de janeiro de 2017, a SK Hynix anunciou pacotes LPDDR4X de 8 e 16 GB. A JEDEC publicou o padrão LPDDR4X em 8 de março de 2017. Além da tensão mais baixa, melhorias adicionais incluem uma opção de molde de canal único para aplicações menores, novos pacotes MCP, PoP e IoT e definição adicional e melhorias de tempo para os mais altos 4266 MT / s grau de velocidade.

LPDDR5

Em 19 de fevereiro de 2019, a JEDEC publicou o JESD209-5, Standard for Low Power Double Data Rate 5 (LPDDR5).

A Samsung anunciou que tinha o protótipo de chips LP-DDR5 em julho de 2018. LPDDR5 apresenta as seguintes mudanças:

• A taxa de transferência de dados foi aumentada para 6400 Mbps.
• Relógios diferenciais são usados
• A pré-busca não é duplicada novamente, mas permanece 16 n
• O número de bancos é aumentado para 16, divididos em quatro grupos de bancos semelhantes a DDR4
• Melhorias na economia de energia:
  • Comandos Data-Copy e Write-X (todos um ou zero) para diminuir a transferência de dados
  • Frequência dinâmica e escala de tensão
• Uma nova arquitetura de clocking chamada WCK & Read Strobe (RDQS)

O controlador de memória AMD Van Gogh (ainda a ser lançado), Intel Tiger Lake e Snapdragon 888 suporta LPDDR5.

LPDDR5X

Em 28 de julho de 2021, a JEDEC publicou o JESD209-5B, Padrão para Taxa Dupla de Dados de Baixa Potência 5X (LPDDR5X) com as seguintes alterações:

• Extensão de velocidade de até 8533 Mbps
• Melhorias de integridade de sinal com equalização TX / RX
• Melhorias de confiabilidade por meio do novo recurso Adaptive Refresh Management
• Pré-busca ainda é o mesmo que LPDDR5 em 16n

De acordo com relatos, o Mi 12 pode se tornar o primeiro telefone com LPDDR5X RAM no final deste ano.

Notas

Referências

links externos

• Mícron
• Elpida
• Nanya
• Samsung
• Páginas JEDEC: LOW POWER DOUBLE DATA RATE 3 SDRAM (LPDDR3)